随着3DNAND层数的不断增加(例如,32层、48层甚至64层的3DNAND),台阶高度也不断增加,如图1所示,当台阶区制程完成,台阶区的相比于外围电路区域会高出很多。如图2所示,为了在之后的制程里保证光刻能够顺利进行,需要引入介质层6,例如:二氧化硅,氮化硅,氮氧化硅之一或其任意组合。如图3所示,然后通过蚀刻和化学机械抛光(CMP)使得整片晶片的表面保持平整。但由于这层介质层6非常厚,所以对介质层6的制备工艺的要求以及介质层应力控制的方面都带来新的挑战。
如果介质层使用化学气相沉积(CVD)进行一次沉积,由于沉积过厚会导致以下问题:1)单次膜沉积会有产生大量缺陷的问题;2)单片晶片的厚度均匀性不好控制;3)介质层的厚度不断加厚,在应力方面带来非常严峻的考验,例如当NAND到达64层时,其厚度已经达到4μm,其应力会影响整个器件的稳定性;4)不同晶片之间的厚度的差异过大,对后续刻蚀条件的确定带来麻烦。
摘自《一种形成多层复合膜的方法及三维存储器件》